一、同步复位
同步复位是指只有在时钟上升沿到来时才会对复位信号进行采样，也就是只有在时钟上升沿时，复位信号才有效。
其RTL代码如下：
二、异步复位
异步复位是指无论时钟沿是否到来，只要复位信号有效，就对系统进行复位。RTL代码如下：
三、异步复位同步释放
AXI（Advanced eXtensible Interface）是ARM公司提出的AMBA（Advanced Microcontroller Bus Architecture）协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。通过本视频了解AXI总线基础知识。
ISE工程中只有.ise文件，如何导入vivado
安富利"从复杂到明晰"的新资源 简化了嵌入式视觉技术在实施中面临的难题
安富利亚太与自适应和智能计算的全球领先企业赛灵思公司合作，推出了一系列在全球提供的新资源，以消除新型嵌入式视觉技术和创新中的复杂性。"从复杂到明晰"这一资源将包含来自行业专家的内容和分析，以及覆盖全年的系列网络研讨会和多项活动，为采用安富利模块化系统（SOMs）和开发工具套件的设计师及开发人员提供广泛支持。
"安富利与赛灵思共同发布这项活动和丰富的相关资料，旨在为客户提供可靠的信息来源，从而消除嵌入式视觉及其应用的复杂性，并释放嵌入式视觉的全部潜力和能力，来创建新一代产品系统。"安富利亚洲供应商及产品管理总监钟侨海先生表示。 "让机器通过实时快速提取信息来'查看'图像往往是一个复杂的过程，因为这将依赖于大量复杂的工具，如算法和图像处理。 安富利通过将赛灵思的产品集成到我们的设计套件和参考设计中，帮助客户简化设计工作和优化学习曲线，从而使其产品能更快地进入市场。"
本视频中赛灵思将与大家一起探讨 5G 网络需求的演变以及其对光基础设施的影响。赛灵思还将讨论适应这些需求和变化的各种技术，特别是可重复使用且面向 5G 的云联网的重要技术。
1、背景介绍
最近为了使用PCIe驱动，对Linux内核进行了升级，目前ZYNQ发布的最新版内核为2017.4（对应内核版本4.9），升级虽然解决了PCIe驱动问题，但却引入了另一个奇怪的问题-挂载JFFS2文件系统时会出现如下错误：
jffs2: jffs2_scan_eraseblock(): Node at 0x0000225c {0x1985, 0xe002, 0xe002e002) has invalid CRC 0x84d1586d (calculated 0x1d56aca6)
jffs2: jffs2_scan_eraseblock(): Magic bitmask 0x1985 not found at 0x00002260: 0xe002 instead
jffs2: jffs2_scan_eraseblock(): Magic bitmask 0x1985 not found at 0x00002264: 0x586d instead
jffs2: jffs2_scan_eraseblock(): Magic bitmask 0x1985 not found at 0x00002268: 0x0002 instead
作者：张小林，丁 磊，顾黎明，2018年电子技术应用第4期
摘 要： 商用现货型FPGA被认为是解决目前空间应用对处理能力需求不断增加的唯一途径，由于其对多比特翻转的敏感性，需要针对空间应用的单粒子效应采取专门的设计加固技术。提出了基于用户逻辑层、配置存储器层和控制层3个层级的容错技术框架。在用户逻辑层，提出了一种新型的低开销的FTR策略用于用户逻辑的错误检测；在配置存储器级，提出了基于模块和帧的动态部分可重构策略用于处理配置存储器的错误；在控制级，以Xilinx ZYNQ片上系统型FPGA为目标，利用其嵌入的硬核处理器进行基于检查点和卷回体制的电路状态保存和恢复。整个容错技术框架在7级流水的LEON3开源器处理器中进行了故障注入的试验验证，试验结果显示在增加85%的LUT资源和125%的触发器资源使用条件下，99.997%注入的故障得到了及时纠正。
0 引言
EDDP适合哪些人？
1. 正在使用多芯片方案，但需要更高系统级性能 （例如用DSP实现实时控制，用微控制器实现更高层的功能这样的多芯片方案使用者，比如网络通信等）；
2. 想从一个低性能 DSP 或处理器，迁移到像 Cortex-A9 这样的速度更快的应用处理器；
3. 已经厌倦了在不同的 CPU 负载下，为了保证控制算法的确定性而不断地优化中断服务例程；
4. 想用 FPGA 来实现控制算法，但是你想用 C/C++ 而不是硬件编程语言；
5. 想把原先的设计移植到一个非常先进的平台上，但是没有合适的硬件；
6. 想了解 Δ-Σ 电流和电压测量，但不知道从哪里开始；
7. 你想用 Linux，但希望它不要影响电机驱动的确定性和响应时间；
8. 你想从驱动器中高速采集电流、电压和角速度等数据进行分析，以便集成到工业4.0或其他工业物联网系统中
9. ……
如果您处于以上任何一种状态，那么 EEDP 将是您最合适的选择。
什么是 EDDP？
作者：David Dye，赛灵思高级产品营销经理
部分可重配置（PR）设计流程一个独特的方面是有多个设计版本必须通过布局布线来实现，这些不同的“配置”具有相同的静态设计结果，但是在每个可重配置区（PR）有不同的模块，设计者必须设置时序约束和平面布局图并且考虑需要交换的不同模块，这是具有一定挑战性的。
这个PR配置分析报告比较了每个可重配置模块（RM），你可以选择任意一个作为PR设计的输入，它检查的资源使用情况、平面布局、时钟和时序等参数，帮助我们管理整个PR设计，这个PR配置分析报告采用Tcl Console或者Tcl脚本来运行，它还没有集成到Vivado IDE中用于项目模式，顶层设计（理想情况下通过opt_design进行最小化处理）必须在发出下面的命令之前打开：
report_pr_configuration_analysis -cells
选择可以插入该单元的单个单元（RP）和多个DCPs（每个都代表一个可重配置模块）用于对该RP设计进行全面的分析，或者选择多个单元没有后续的DCPs用于静态设计和接口的顶层分析。
默认情况下会分析PR设计的三个方面，你可以选择一个或多个要点来聚焦报告的某个方面：
一：SPI接口的全称是"Serial Peripheral Interface"，意为串行外围接口,是Motorola首先在其MC68HCXX系列处理器上定义的。SPI接口主要应用在EEPROM、FLASH、实时时钟、AD转换器，还有数字信号处理器和数字信号解码器之间。
（1）MOSI – 主器件数据输出，从器件数据输入
（2）MISO – 主器件数据输入，从器件数据输出
（3）SCLK –时钟信号，由主器件产生,最大为fPCLK/2，从模式频率最大为fCPU/2
（4）NSS – 从器件使能信号，由主器件控制,有的IC会标注为CS(Chip select)
二：I2C总线是由Philips公司开发的一种简单、双向二线制同步串行总线。它只需要两根线即可在连接于总线上的器件之间传送信息。
SDA（串行数据线）和SCL（串行时钟线）都是双向I/O线。
三：2种总线的异同点
1：I2C总线是半双工，2根线SCL SDA；SPI总线实现全双工，4根线SCK CS MOSI MISO。
AMP模式 双核CPU同时运行
从软件的角度来看，多核处理器的运行模式有三种：
AMP（非对称多进程）：多个核心相对独立的运行不同的任务，每个核心可能运行不同的操作系统或裸机程序，但是有一个主要核心，用来控制整个系统以及其它从核心
SMP（对称多进程）：一个操作系统同等的管理各个内核，例如PC机
BMP（受约束多进程）：与SMP类似，但开发者可以指定将某个任务仅在某个指定内核上执行
默认情况下，ZYNQ仅运行一个CPU，这里主要研究AMP模式下，两个CPU同时运行
实验目的
使用ZYNQ7010完成
1> CPU0在裸核下运行helloworld，CPU1在裸核下运行流水灯
硬件环境
硬件环境过于简单，这里只文字描述
1.创建原理图，添加PS核，双击进入PS的配置界面
2.peripheral I/O pin里开启串口和EMIO和SD卡
3.在MIO configuration中，配置EMIO宽度为4
4.在clock configuration和DDR configuration中，设置对应的时钟频率和DDR型号
5.关闭配置界面，原理图如下
在Matlab中，想要将两个字符串连接在一起，有以下的方法：
假定有两个字符串
str1=’I love you’;str2=’123’;
方法一：用中括号将str1和str2像矩阵元素一样包含起来：
SC=[str1,str2]
SC =
Iloveyou123
若想验证str1和str2确实被连接起来，可调用length函数测试SC的长度：
length(‘Iloveyou123’)
ans =
11
方法二：用strcat函数
strcat(str,str1)
ans =
this year is 2015
注意，strcat函数有许多用法，如下例：
strcat({‘Red’,’Yellow’},{‘Green’,’Blue’})
ans =
‘RedGreen’ ‘YellowBlue’
但下句则结果就不一样了：
strcat([‘Red’,’Yellow’],[‘Green’,’Blue’])
ans =
RedYellowGreenBlue
方法三：利用sprintf函数
number=123;
STR=sprintf(‘%s%d’,str1,number)
STR =
Iloveyou123
近年来，ASIC设计规模的增大带来了前所未有的芯片原型验证问题，单颗大容量的FPGA通常已不足以容下千万门级、甚至上亿门级的逻辑设计。现今，将整个验证设计分割到多个采用最新工艺大容量FPGA中，FPGA通过高速总线互联，成为大规模ASIC或SOC原型验证的极佳选择。
芯片优势：
XILINX 新一代UltraScale架构满足大规模ASIC设计需求
基于 FPGA 仿真与原型设计可快速、准确地实现 SoC 系统建模和验证并加速软件和固件的开发。通过 20nm 解决方案Virtex UltraScale VU440 FPGA ， Xilinx 将原型设计带入数百万逻辑单元解决方案的阶段：
时间：2018 年 6 月 12 日
地点：北京国家会议中心 | 北京市朝阳区天辰东路 7 号
第 32 届 ACM 国际超级计算会议（ICS 2018）同期研讨会之一。
在第 32 届 ACM 国际超级计算会议（ICS 2018）在北京举行之际， 由美国赛灵思公司主导的为期一天的“国际数据中心可重配置加速研讨会”将于 6 月 12 日同期举行。
研 讨 会 概 述
随着通用处理器的规模由于“暗硅 （ Dark Silicon）”的局限性而不断缩减，定制化的硬件加速器（如 FPGA，CGRA和ASIC ）在现代数据中心得到了越来越多的关注，因为它们的功耗更低，性能更高而延迟时间更短，能效更高。微软在其数据中心部署FPGA，亚马逊、阿里巴巴、百度、华为和腾讯支持FPGA公有云的发布，以及Google的TPU云的部署，所有的这些都在证明，将定制硬件加速器集成到数据中心被认为是维持未来数据中心增长的最有前景的方法之一。
做嵌入式系统开发，经常要接触硬件。做嵌入式开发对数字电路和模拟电路要有一定的了解。这样才能深入的研究下去。下面我们简单的介绍嵌入式开发中的一些硬件相关的概念。
总线(Bus)
在嵌入式系统中一定会有一块处理器芯片，此外，还有其它的芯片作为外部设备(后面简称外设)，这些芯片与处理器协作实现产品的功能。复杂的产品往往是由大量的芯片组成的。那么不可避免的是我们需要将所有的外设与处理器进行相连，最为简单的是将所有的外设都采用独立(注意是独立)的信号线连接至处理器，这样的好处是容易理解，但问题是：不可行。
因为处理器芯片需要引出太多的线了，从芯片的生产和产品的生产角度来看都不实际。加之，处理器(在此我们假设处理器是单核的，而不是多核的)处理事务在微观上是串行的，也就是说在某一时刻如果要对外设进行读写操作，那只可能是对大量外设中的一个进行，即多个外设不可能在微观上被处理器同时访问。
需要注意的是，这里提出了微观这一概念，这是为了区别于宏观。从宏观上来讲，一个处理器中可以有多个任务同时运行，但这些任务在微观上却是一个一个运行的(后面会用串行来描述这里所说的“一个一个”)，多任务的串行运行实现是由操作系统扮演着重要的角色来实现的。
FPGA在目前应用领域非常，在目前的单板设计里面，几乎都可以看到它的身影。从简单的逻辑组合，到高端的图像、通信协议处理，从单片逻辑到复杂的ASIC原型验证，从小家电到航天器，都可以看到FPGA应用，它的优点在这里无庸赘述。从个人实用角度看，对于学生，掌握FPGA可以找到一份很好的工作，对于有经验的工作人员，使用fgpa可以让设计变得非常有灵活性。掌握了fpga的设计，单板硬件设计就非常容易（不是系统设计），特别是上大学时如同天书的逻辑时序图，看起来就非常亲切。但fpga的入门却有一定难度，因为它不像软件设计，只要有一台计算机，几乎就可以完成所有的设计。fpga的设计与硬件直接相关，需要实实在在的调试仪器，譬如示波器等。这些硬件设备一般比较昂贵，这就造成一定的入门门槛，新人在入门时遇到一点问题或者困难，由于没有调试设备，无法定位问题，最后可能就会放弃。其实这时如果有人稍微指点一下，这个门槛很容易就过去。
我用FPGA做设计很多年了，远达不到精通的境界，只是熟悉使用，在这里把我对fpga的学习步骤理解写出来，仅是作为一个参考，不对的地方，欢迎大家讨论和指正。
1、工欲善其事，必先利其器。
计算机必不可少。目前FPGA应用较多的是Altera和xilinx这两个公司，可以选择安装quartusII或者ISE软件。这是必备的软件环境。
cpu是数字处理系统中的一个重要环节。在我看来，单片机、微处理器、dsp都可以称作是cpu，只是它们的侧重点有所不同罢了。具体来说，传统意义上的单片机更偏重于嵌入式的计算，比如说我们经常使用的51、avr、arm芯片中不仅仅含有了运算和控制功能，它还涵盖了定时器、串口、并口、usb、i2c总线等外部资源。dsp呢，cpu一般只是作为dsp的一个核存在，它通常还会包含另外一个核，专门用于数字信号的处理工作。而微处理器，也就是我们经常说的pc上的处理器，它的工作比较单一，专注于计算和控制功能的处理，因此一般来说在这方面的性能上面，单片机和dsp都是不能和它相比的，有了南桥芯片和北桥芯片的帮助，pc的微处理器就可以专注于自己的本职工作了，效率上面也会有一个很大的提高。
对于朋友们来说，生活中遇到的最多的cpu其实是x86的cpu。当然，如果有哪位朋友喜欢apple之类的玩具，也会知道一些arm的相关事情。剩下的就是一些专用领域的cpu了，比如说在通信行业用到的比较多的powerpc芯片，在高性能服务器用的到的sun sparc芯片，在科学计算领域使用到的mips芯片。所以，无论遇到什么芯片，对于应用层开发的朋友都是一样的，只是在一些小地方需要还有一些注意的地方。比如说，
（1）数据的对齐方式
（2）数据的字节序问题
（3）函数参数的压栈问题
（4）cpu的乱序执行问题
编写了一个2选1的数据选择器，按照步骤建立硬宏单元，再次创建一个工程，把之前的nmc文件复制过去之后，编写一个输入输出的.v文件，然后在编译的时候就报错，map无法通过，错误是：macro hasn·t connected input pin a，b，sel。请问如何解决？
本视频由 Perrone Robotics 公司 带来，视频演示了 “MAX” 自动驾驶汽车软件平台，其可通过轻松集成实现自主驾驶操作的传感器及控制逻辑实现快速开发。Zynq UltraScale+ MPSoC 可实现对来自 LIDAR、GPS、摄像机以及其它设备的各种数据的更快速处理，从而可带来安全、可扩展的实时响应的、高度差异化的解决方案。
1. verilog实现基本门电路
2. verilog实现2选1MUX
2.
led[0] sw[0] sw[1]实现2输入与门
led[2] sw[2] sw[3]实现2输入或门
led[4] sw[4] sw[5]实现2输入与非门
led[6] sw[6] sw[7]实现2输入或非门
led[8] sw[8] sw[9]实现2输入异或门
led[10] sw[10] sw[11]实现2输入同或门
led[12] sw[12]实现反相器
led[13] sw[13] sw[14] sw[15]实现2选1MUX
3.实现模块
module fpga001(
input [15:0] sw,
output [13:0] led
);
