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适用于 Xilinx® Zynq®-7、Spartan®-7 和 Zynq®-7000 FPGA 的集成电源参考设计
该参考设计是一种可扩展的电源设计，旨在为基于 FPGA 的 Artix-7、Spartan-7 和 Zynq-7000 系列器件供电。此设计接收来自标准直流电源的电力，并通过明确的 Samtec 插座端子板连接方式为 Xilinx 芯片组和 DDR 存储器的所有电源轨供电。阅读全文
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PYNQ直播：加速电机控制应用中的边缘分析和机器学习部署
你想知道如何为电机控制或者其它工业物联网应用实现远程诊断和预测性维护吗？此次研讨会将通过名为“PYNQ”的革新型架构向您展示赛灵思 Zynq SoC在工业物联网边缘智能和控制应用中的“自适应”的能力。。Python + Zynq=...
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华为云发布国内首款FPGA云视频编码加速服务
近日，华为云联合全球领先视频编码加速方案提供商NGCodec发布国内云上首款基于FPGA平台的视频编码加速服务，该服务提供针对视频直播场景专业优化的H.265编码器Chestnut...
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一文了解赛灵思新一代闪存存储解决方案
今年的闪存峰会 (FMS, Flash Memory Summit ) 重点关注的是非易失性存储器 Express (NVMe)、架构端非易失性存储器 (NVMe-oF)、永久存储器等前沿的存储器技术以及关键的开源软件主题。作为面向主机连接性可投产存储阵列的领先品牌，赛灵思展示了一系列涵盖不同生态系统、合作伙伴和客户的新一代闪存存储解决方案。...
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适用于 Xilinx Zynq® UltraScale+™ ZU2CG−ZU5EV MPSoC 的集成电源参考设计
TIDA-01480 参考设计是一种可扩展的电源设计，旨在为 Xilinx Zynq UltraScale+ (ZU+) 系列 MPSoC 器件供电。此设计接收来自标准直流电源的电力，并通过明确的 Samtec 插座端子板连接方式为 Xilinx 芯片组和 DDR 存储器的所有电源轨供电。此设计具有可扩展性，能够支持整个 ZU+ 系列的器件：从最基础的具有双核 ARM® Cortex™-A53...
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MIG 7 系列 DDR3L - 满足 JEDEC 标准要求的 RESET# 建议
描述本答复记录包括特定的 RESET# 指南，应遵循此指南确保使用 DDR3L MIG 7 系列 FPGA 设计时能够充分满足 JEDEC 要求 (VIL/VIH = 20%/80%/VCCO)。注：本答复记录是 Xilinx MIG 解决方案中心（Xilinx 答复 34243）的一部分。Xilinx MIG 解决方案中心可解决所有与 MIG 相关的问题。 无论您是要使用 MIG...
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FPGA调试的那些事.....
作者：依元素科技FPGA调试时硬件设计中及其重要的一步，本文就在FPGA调试过程中存在3种常见的误解，进行一些讨论:误解#1：调试工作的存在,...
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学会System Generator（16）——流水线设计方法详解
本文是该系列的第16篇。流水线（pipeline）是FPGA设计中经常提到的一种技巧，通过消耗更多的资源来提升系统的运行速度。本文将以FIR滤波器的设计为主题，详细介绍如何把一个设计“流水线化”，并进行时序分析体会流水线设计带来的好处。流水线这里先用通俗易懂的语言描述一下流水线设计思想。假设小A要从成都到哈尔滨旅游，如果直接坐火车过去恐怕要累得受不了；如果在旅程中间加几站，比如到西安、北京、天津找个...
View Articlepetalinux 2015.4 下如何建立JFFS2文件系统
我在petalinux 2015.4 下建立了JFFS2文件系统，但是将rootfs.jffs2 烧录到flash后， 启动时提示mount失败，谁知道是什么原因吗？
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资深工程师告诉你嵌入式的出路
很多人对FPGA理解还停留在CPLD阶段，认为FPGA只是用来做一些逻辑接口或算法而已，那就大错特错了，如果你一直做FPGA的逻辑而又不是很精通，又或者做其它嵌入式（如单片机、ARM）开发可以看下这篇文章，或许对你有所帮助。1....
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Vivado使用技巧（15）——DRC设计规则检查
在I/O和时钟规划之后，需要验证设计以确保其满足设计需求。Vivado提供了两种验证途径：DRCs用来检查设计违反规则情况；SSN分析用来估计转换噪声等级。本文将介绍DRCs，本系列第16篇介绍了SSN分析。运行DRCs DRCs可以说是管脚规划中最严苛的一个步骤，DRCs会使用一套设计检查项（通常称作rule...
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