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Zynq 7015 linux跑起来之构建ARM核
首先，这里跑linux主要是PS部分的，这里暂时不用PL部分。打开vivado新建一个project.项目名和保存路径RTL projectnext阅读全文
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时钟是怎么恢复的？
对于高速的串行总线来说，一般情况下都是通过数据编码把时钟信息嵌入到传输的数据流里，然后在接收端通过时钟恢复把时钟信息提取出来，并用这个恢复出来的时钟对数据进行采样，因此时钟恢复电路对于高速串行信号的传输和接收至关重要。CDR电路原理时钟恢复的目的是跟踪上发送端的时钟漂移和一部分抖动，以确保正确的数据采样。时钟恢复电路（CDR：Clock Data Recovery）一般都是通过PLL（Phase...
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第3章：配置自定义嵌入式Linux
配置一个硬件平台Zynq-7000下面是启动Linux所需要的硬件需求。一个Triple Timer Counter (定时器) (必须)IMPORTANT: - 如果有多个定时器，Zynq-7000Linux内核将会自动使用设备树中第一个定时器。. - 请确保定时器没有做其他使用。外部存储至少有32MB大小（必须）用于串口中断的UART（必须）重要:...
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了解神经网络，你需要知道的名词都在这里
作者：Kailash Ahirwar近日，Mate Labs 联合创始人兼 CTO 在 Medium 上撰文《Everything you need to know about Neural Networks》，从神经元到 Epoch，扼要介绍了神经网络的主要核心术语。理解什么是人工智能，以及机器学习和深度学习如何影响它，是一种不同凡响的体验。在 Mate Labs...
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用BittWare XUPPR3R Virtex UltraScale+FPGA搭建48端口的服务器
作者：蒙面侠客想要自己搭建一个以太网交换机么？想要快速的搭建一个SDN交换器么？想要在VPN集线器、路由器、防火墙以及指令检测系统等方面搞事情么？在硬件开源之风吹来的时代，只要一个有FPGA的平台，以上的功能都能够在你的手上实现。对，给你一个硬件平台，你便能先定一个小目标——实现网络服务器的功能。在搞事情之初，不妨先看一下搭载有Xilinx公司 Virtex UltraScale...
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python的位置参数、默认参数、关键字参数、可变参数区别
一、位置参数调用函数时根据函数定义的参数位置来传递参数。 #!/usr/bin/env python # coding=utf-8def print_hello(name, sex): sex_dict = {1: u'先生', 2: u'女士'} print 'hello %s %s, welcome to python world!' %(name, sex_dict.get(sex,...
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理解神经网络中的Dropout
dropout是指在深度学习网络的训练过程中，对于神经网络单元，按照一定的概率将其暂时从网络中丢弃。注意是暂时，对于随机梯度下降来说，由于是随机丢弃，故而每一个mini-batch都在训练不同的网络。过拟合是深度神经网（DNN）中的一个常见问题：模型只学会在训练集上分类，这些年提出的许多过拟合问题的解决方案，其中dropout具有简单性而且效果也非常良好。算法概述我们知道如果要训练一个大型的网络，而...
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面向密码逻辑阵列的可编程控制网络设计与实现
作者：刘 露，徐金甫，李 伟，杨宇航；2017年电子技术应用第10期摘 要： 为解决粗粒度密码逻辑阵列控制开销大、控制效率低的问题，在研究主流阵列处理架构下三层控制模型的基础上，提出了一种阵列的四层控制模型，并设计了对应的可编程控制网络。在规模为4×4的可编程控制网络上实现了对AES、A5-1等对称算法的控制流映射。在65 nm CMOS 工艺下，DC综合结果显示总面积为13 712...
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初学者必读：卷积神经网络指南（一）
摘要： 何为卷积神经网络，它来自何方？又要走向何处？跟着作者的节奏，一起来开始探索CNN吧。卷积神经网络听起来像一个奇怪的生物学和数学的组合，但它是计算机视觉领域最具影响力的创新之一。2012年是卷积神经网络最流行的一年，因为Alex...
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UltraScale– UltraScale FPGA中IODelay相比7Series FPGA的改变
作者：圆宵，来源：FPGA那点事儿 IODelay是Xilinx FPGA IO结构内，一个很有用处的单元，至少从Spartan6/Virtex5时代开始，就已经集成了这一技术，在很多高速接口互联时，我们都可能找到IODelay的用武之地。在最新的Ultrascale系列FPGA中，IODelay这一单元的具体用法，跟7Series中相比产生了一些变化。本文总结下，供读者参考。 1. 7Series...
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了解赛灵思Vivado开发套件与IP核的原理、作用
IP核（IP Core） Vivado中有很多IP核可以直接使用，例如数学运算（乘法器、除法器、浮点运算器等）、信号处理（FFT、DFT、DDS等）。IP核类似编程中的函数库（例如C语言中的printf()函数），可以直接调用，非常方便，大大加快了开发速度。IP内核的三种类型...
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NI推出的视觉应用开发模块带来20倍的性能提升！
作者：starkNI（National Instrument，美国国家仪器）公司推出的视觉开发模块大大方便了开发者开发和部署机器视觉相关应用，它提供丰富的功能，支持多个摄像头实时采集图像进而实现图像增强、特征检测、精密测量等处理操作。图1：NI推出的视觉处理模块阅读全文
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Mellanox网卡嵌入Xilinx FPGA将降低背板插槽数量与CPU周期占用
作者：Richard ChirgwinMellanox公司的下一代Innova网络适配器不仅将整合强制性高速接口，同时亦将嵌入一块Xilinx FPGA芯片。分流工作负载已经成为Mellanox适配器发展策略中的一项重要组成部分，而这显然也迎合了一部分客户的需求——正因为如此，FPGA的加入也变得顺理成章。该公司高级营销主管Bob...
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xilinx vivado zynq pldma PL部分ILA调试
通过前面的PL DMA设计，在SDK中运行，很正常的没有运行起来（block design与source desing都是自己手敲，明显的错误已经改正，能够生成bit文件启动SDK调试）。首先在PL部分调试，作为PL DMA的控制APB总线，将其设置为Mark Debug，如下图所示。然后重新综合，综合完成，不进行implemention，在综合菜单下面找到“Set Up...
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第4章 利用Petalinux工程工作
建立一个新的工程在从vivado中导出硬件描述文件后，下一步就是建立并初始化新的Petalinux工程。petalinux-create工具用于穿件基本工程目录： petalinux-create - -type project - -template < CPU_NAME > - -name < PROJECT_NAME>这些参数分别为： - -template:...
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机器学习特征选择常用算法
1. 综述(1) 什么是特征选择特征选择 ( Feature Selection )也称特征子集选择( Feature Subset Selection , FSS ) ，或属性选择( Attribute Selection ) ，是指从全部特征中选取一个特征子集，使构造出来的模型更好。(2)...
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【视频】：NECSTLab, Politecnico di Milano: Powered by Xilinx - Academia
米兰理工大学 NECSTLab 的学生和研究人员 Politecnico di Milano 正在探索 Xilinx FPGA 如何提高个性化医疗的系统性能。NECSTLab 的成立，为学生提供了一个良好的平台，在这里，他们可以通过让他们面临真正设计及开发挑战的项目贡献出他们的真正研究才华并获得实战经验。
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一步一步学用Tensorflow构建卷积神经网络
摘要： 本文主要和大家分享如何使用Tensorflow从头开始构建和训练卷积神经网络。这样就可以将这个知识作为一个构建块来创造有趣的深度学习应用程序了。0. 简介阅读全文
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![[LoliHouse] Princess-Session Orchestra - 15 [WebRip 1080p HEVC-10bit...](http://s2.loli.net/2025/04/09/QO618K72ytGZmDJ.webp)
